Trang 2/2 đầuđầu 12
kết quả từ 11 tới 13 trên 13
  1. #11
    Tham gia
    Sep 2010
    Nơi Cư Ngụ
    HCM
    Bài viết
    22
    Thanks
    42
    Thanked 1 Time in 1 Post

    Mặc định

    ý mình kô đồng bộ ở đây là trễ, mình dùng từ ko chuẩn xác lắm. Bạn cứ test lại đi, nếu reset tại 9 thì nghĩa là giá trị 9 đã đc nạp cho các lệnh khác, chúng sẽ đồng thời thực thi cùng với lệnh reset của bạn. reset trễ mất 1 xung

  2. #12
    Tham gia
    Nov 2010
    Nơi Cư Ngụ
    ha noi
    Bài viết
    27
    Thanks
    4
    Thanked 2 Times in 1 Post

    Mặc định

    cho mình hỏi modul [1/z] trong xử lý tín hiệu số thì viết code VHDL như thế nào vậy ạ ?
    em đang thiết kế bộ lọc FIR trên FPGA . bác nào làm rồi cho e xin ít tài liệu đc ko ạ ?

  3. #13
    Tham gia
    Jun 2014
    Nơi Cư Ngụ
    hà nội
    Bài viết
    1
    Thanks
    0
    Thanked 0 Times in 0 Posts

    Mặc định

    link die rồi bạn ơi, bạn có thể up lại dc k, m đang cần cái này.. thanhks!!

Trang 2/2 đầuđầu 12

Quyền Sử Dụng Ở Diễn Ðàn

  • Bạn không thể gửi chủ đề mới
  • Bạn không thể gửi trả lời
  • Bạn không thể gửi file đính kèm
  • Bạn không thể sửa bài viết của mình
  •